atrenta EDA 软件 SpyGlass-5.0.0.6 for linux 支持服务

Atrenta公司是预言性电子系统开发方案的行业先锋和领导者，其主要产品SpyGlass为现行的深亚微米SoC和大规模集成电路设计提供了全面的RTL解决方案，可帮助用户实现设计的早期收敛，极大的减少了设计往复迭代所浪费的时间。全球前10大半导体厂商均是Atrenta的忠实用户，SpyGlass也成为了各大半导体公司、代工厂设计流程中不可或缺的环节。

产品介绍：

SpyGlass RTL Sign off 解决方案
SpyGlass产品是逻辑工程师进行早期分析的工具，是业界深入分析RTL阶段设计，进行早期设计分析的标准。它集分析、debug和修复的集成化平台，提供全面的分析能力来处理结构、功能、时钟和电学等全部和RTL设计描述关联的问题。通过SpyGlass产品来完善设计流程，可进行早期的RTL代码分析，提高代码质量和产品质量，增强产品的市场竞争力。

基于SpyGlass基本产品之上，Atrenta相继推出基于RTL分析解决设计可测性（Design For Test）、多时钟域串扰（Clock Domain Crossing）、功耗（Power）和时序约束文件（Constraints）等相关问题的可选功能模块，构成分析RTL问题的完整平台，全面的解决RTL设计中所存在的各方面问题。

SpyGlass-CDC支持所有常见的同步器；自动识别设计中复杂的握手信号和FIFO同步机制并对其进行形式验证；自动识别gray-code逻辑和re-convergent信号并对其进行形式验证。用户不需要提供任何的仿真激励和assertions来测试CDC问题，工具自动生成并进行CDC分析。
SpyGlass-Power帮助用户管理复杂的多电源和电压域：它可以验证、显示和分析多个域之间的串扰问题，并且自动修复功能可以自动的插入level-shifter和isolation逻辑。SpyGlass-Power是包括针对时钟、数据通路控制、总线和内存单元的一套完全的技术。SpyGlass-Power的最新功能还包括基于RTL代码的功耗估计和最优门控时钟设计建议。

SpyGlass-Constraints自动生成对应RTL或网表的SDC以及时序异常约束；自动对时序异常进行形式验证；精确的查明SDC的语法、一致性和完整性问题，包括模块内部的、模块之间的，以及模块和整个芯片之间。SpyGlass-Constraints可以把模块级的SDC合并成芯片级的SDC；检测出SDC的不同版本和针对不同工具、不同设计阶段的SDC存在的问题。

SpyGlass-DFT包括丰富的、超过100条DFT设计规则。这些包括时钟规则、锁存器规则、布局规则、三态规则、RAM规则、扫描链规则等。SpyGlass-Test包括at-speed覆盖率预测，因此它能明确的指出今后测试的瓶颈。它不仅能报告覆盖率，还能描述出覆盖率低的原因。它统一的自动修复能力自动的更正很多扫描出的问题。

SpyGlass-Power帮助用户管理复杂的多电源和电压域：它可以验证、显示和分析多个域之间的串扰问题，并且自动修复功能可以自动的插入level-shifter和isolation逻辑。SpyGlass-Power是包括针对时钟、数据通路控制、总线和内存单元的一套完全的技术。SpyGlass-Power的最新功能还包括基于RTL代码的功耗估计和最优门控时钟设计建议。